Terminologie scientifique chez SVM (Science et Vie Micro)

             A   B   C   D   E   F   G   J   K   L   M   N   O   P   Q   R   T   U   V

AZERTY        : Abréviation de AZERTYUIOP. La première rangée de lettres de votre clavier. On parle de clavier azerty par opposition aux claviers QWERTY des pays anglo-saxons.

Base de données  :
Regroupe les données nécessaires à la réalisation d'un ASIC. Se présente sous forme d'une structure de fichiers. C'est une base de données qui est remise au fondeur en vue de la fabrication d'un circuit. Le fondeur procède en principe à une ultime vérification de la cohérence de cette base de données. Il vérifie tout particulièrement la compatibilité avec le processus de fabrication et les caractéristiques technologiques de sa chaine de fonderie.

  Début

B.C.D        : Binary Coded Decimal. Ou décimal codé binaire en francais. Consiste à coder chaque chiffre d'un nombre décimal en binaire. Ainsi:
14 est codé en base 2: 1 1 1 0.
14 est codé en BCD: 0001 0100.

B.C.E        : Banque Centrale Européenne (Celle qui nous mène la vie dure)

Bibliothèque :  (LIBRARY)
Ensemble des fichiers descriptifs des cellules élémentaires mises à la disposition d'un client pour mener à bien la conception de son circuit. Le client procéde dans un "éditeur de schéma" à une interconnexion de ces cellules (netlist). Les descriptions vont des fonctionnalités de la cellule pour simulations logiques aux layouts des cellules en passant par les données technologiques intervenant dans les simulations rétro-annotées.

B.I.O.S        : Basic Input Output System. C'est le controleur des entrées / sorties au coeur de votre ordinateur.
A chaque mise sous tension le BIOS est transféré d'une mémoire morte en mémoire vive de l'ordinateur pour prendre le controle de la machine en chargeant le système d'exploitation.

B.L.M         : Behavioral Language Model.       Langage de description du comportement d'un bloc.

BLOG         : Contraction de weB LOG

Bonder       :
Machine effectuant le "bonding". Raccordement des pads du die (pad ring) aux broches du boitier à l'aide de fils dorés pour une conductibilité maximale.
Il faut garder à l'esprit que, eu égard aux fréquences élevées de communication entre boitiers, ces fils, pour aussi courts qu'ils soient, présentent un effet selfique.

Boundary-Scan :  Chainage en décalages sur la péripérie. Voir J.T.A.G.
Electronique spécifique au niveau des plots d'entrée / sortie améliorant la testabilité au niveau carte. Peut ètre associé aux scan-path internes pour le test interne.

Breakpoint : Point d'arret. On insère des points d'arret dans les étapes de simulations.
       C'est la possibilité d'arréter une simulation sur vérification d'une condition donnée
                      (exemple: signal N à l'état bas  ET  VAL à l'état haut).

BiCMOS :  Bipolaire et CMOS.           Technologie aliant transistors bipolaires et transistors  MOS .

Burn-in :   Procédure de déverminage des composants consistant entre autres à accélérer leur vieillissement pour        mesurer leur fiabilité.

BYPASS  :  Instruction définie dans le standard du Boundary-Scan autorisant le passage par le registre de BY-PASS.

B-ISDN :  Broadband Integrated Services Digital Network.

  Début

  Début

C.F.A.O             Création et Fabrication Assistées par Ordinateur.

C.G.A             Color Graphic Adapter.

C.I              : Circuit  Intégré

C.I.M.E     :  Centre  Interuniversitaire  de  Microélectronique.

C.I.F          : Caltech  Intermediate Form
Langage de description synthétique du dessin de masques (layout) directement utilisable par tout fondeur. Génère des fichiers .CIF.
Caltech étant l'abbréviation de California institute of technology.

C.I.S.C             Complex Instruction Set Computer. Ordinateur à jeu d'instructions complexes. Par opposition aux ordinateurs RISC (Reduced Instruction Set Computer)

C.L.B       :  Configurable Logic  Bloc  (XILINX)

C.L.U.F     : Contrat de Licence Utilisateur Final

Coeur       :  (CORE)
Partie principale de la puce regroupant les fonctions internes du circuit.. S'applique également aux cellules de fortes dimensions (megacell) tels que les microprocesseurs (coeur de micro).

CMOS      :  Complementary Metal Oxyde Silicium

C.M.P       :  Circuit Multi Projets

C.M.S       :  Composants Montés en Surface

C.N.I.L     :  Commission Nationale de L'Informatique et des Libertés     http://www.cnil.fr

Compilateur :

Logiciel générant automatiquement le layout d'un objet dont il aura seulement suffit de décrire les caractéristiques sous une forme appropriée . Se dit le plus souvent des logiciels de synthèse de chemins de données ( data-path ) (silicon compiler).

Controlabilité :
Evaluation de la facilité d'acheminement d'une donnée de test en un point particulier d'un circuit à partir de ses entrées primaires.

Couverture de fautes:
Mesure la capacité d'un ensemble de test à détecter les pannes potentielles pouvant se produire au sein d'un circuit. S'exprime le plus souvent sous forme de pourcentage (rapport du nombre de fautes susceptibles d'ètre détectées au nombre de fautes possibles).

C.P.L.D     : Complex Programmable Logic Device

C.S.A         : Conseil Supèrieur de l'Audiovisuel mais plutot (Carry  Select Adder)

  Début

Datapath   :  Chemin des données par opposition au chemin de controle.

Design    :Indifféremment : - Schéma sous forme d'une interconnexion de portes ou de macros.    - Activité  liée à la conception d'un CI.

DCFL     :  Direct Coupled Fet Logic

DDR     :  Double Data Rate (Technique de transmission de données doublant la quantité transmise à chaque cycle d'horloge)
            Cette technique a conduit certains fabricants de microprocesseurs à annoncer
            des fréquences horloge deux fois plus élevées que les fréquences effectives (Abusif en quelque sorte)

D.F.T      :  Design for test    Technique de conception destinée à optimiser et faciliter le test.

DGCCRF    : Direction Générale de la Consommation de la Concurrence et de la Répression des Fraudes

DIP         : Dual - In - Line  package

D.M.A    Direct Memory Access. Procédé par lequel on écrit directement dans la mémoire vive sans transiter par le microprocesseur.
            D'ou rapidité des transferts.

DNS       : Domain  Name Server   (web)

D.R.C     :  Design  Rule Checking
                   Vérification du respect des règles technologiques (Espacement entre les objets,
                   largeurs de transistors , de pistes , etc ...... )

Driver:   :
Porte ou simple buffer dimensionné de façon à pouvoir commander, dans le respect des performances en vitesse, une charge capacitive souvent élevée.

Drop-in    : Structure de test spécifique répartie sur une tranche de silicium et permettant de vérifier le bon déroulement de chacunes des étapes de fabrication. Egalement appelé PCM (Process Control Monitor)

D.U.T      :  Device  Under Test

DVB-T    :  Digital Video Broadcasting Terrestrial. Transmission terrestre de la TV numérique.

  Début

Epic          :  Electronic Privacy Information Center                     http://www.epic.org
                    Association d'utilisateurs d'Internet aux Etats Unis

Epic          : Sigle qui apparaissait aussi dans la documentation XILINX.
                   (Editor Programmable Integrated Circuit)

EPROM   :  Electrically Programmable  Read  Only  Memory   (Mémoire morte programmable électriquement).

EEPROM   :  Electrically Erasable Programmable  Read Only Memory.
Mémoire morte efaçable et programmable électriquement.

EPLD       :  Erasable Programmable  Logic  Device
           Circuit logique effaçable (U.V) et reprogrammable électriquement.

E.R.C       :  Electrical Rule  Checking
                     Vérification du design au plan électrique (détection des entrées ou sorties non connectées par exemple (dangling).

E.S.D       :  Electro Static Discharge.Une bonne protection à l'ESD devra aller au dela de 2500 Volts.

ESPRIT   :  Programme européen d'aide à la recherche et au développement des systèmes de traitement des informations .

EUREKA  : Programme Européen de développement de technologies civiles (commerciales).

Evènement:
Changement d'état d'un noeud au sein d'un circuit à l'occasion d'une simulation. Plus généralement, une commutation qui appelle un traitement spécifique de la part d'un système.

EXTEST  : External Test. Instruction définie dans le standard Boundary-Scan permettant de tester les connexions sur carte.

  Début

  Début

HOTSPOT          : Zone couverte par un réseau WI-FI. (La borne d'accés est constituée de plusieurs modiles)

  Début

ICONE:      : Symbole représentant un opérateur ou une fonction d'une bibliothèque. On représente cet opérateur dans un schéma par son icone.

IDCODE   : IDentity CODE. Instruction définie par le standard Boundary-Scan fournissant une information sur le composant

I.E              : Internet  Explorer (Le navigateur de Microsoft)  - (web)

I.E.E.E      :  Institute  for  Electrical  and  Electronic  Engineering

INTEST    :  INternal TEST. Instruction définie par le standard Boundary-Scan qui valide le test interne du circuit.

IOB           :  Input  Ouput  Bloc  (XILINX)

IP              :  Internet  Protocol    (web)
        On parle d'adresse IP pour désigner l'adresse exacte de l'ordinateur qui vient de se connecter sur la toile. Cette adresse est codée sur 32 bits        (4x8 bits) (Ex:  125.74.8.210)

ISP            : Internet  Service  Provider   (web)

Initialisation:    Séquence de stimuli d'entrée amenant un circuit dans un état déterminé.

  Début

JEDEC    :  Joint  Electron Device  Engineering  Council
      Le standard JEDEC définit le format selon lequel doit ètre représenté le fichier de programmation d'un P.L.D.

J.P.E.G     : Joint  Photographic Experts  Group

J.T.A.G    :  Joint Test Action Group
                    Groupe de travail ayant proposé le BOUNDARY- SCAN

J.E.S.S.I   :  Joint  European  Submicron Silicon  Initiative
                    Programme Européen de recherche et développment des systèmes microélectroniques.  JESSI  est un programme  EUREKA  (CEE) mis en place lors de la conférence européenne à Vienne en Juin 1989. Programme sensé s'ètre arretéen 1996.

JESSICA   :  JESSI  pour la conception d'ASIC. Au sein du programme JESSI, favorise l'intégration des asic dans les PME-PMI.

L.A.S.E.R   : Light Amplifier by Stimulated Emission of Radiation

Langage  M:  Language de Modélisation (description comportementale).

Langage  L  :   Langage de Layout (description structurelle).

Layout     : Dessin au niveau masques d'un design (Niveau quasi physique du design ).
                    C'est l'apparence finale d'un circuit, celle qu'il aura sur le silicium.

Leaf cell    : Cellule de base dans la constitution de blocs.

LETI         :  Laboratoire d'Electronique de Technologie et d'Informatique.

L.C.A        :  Logic  Cells  Array  (XILINX)

L.C.C.C     :  Leadless Ceramic Chip Carrier.
                     Destiné au montage en surface  (CMS)

L.V.S        :  Layout Versus  Schematic
                   Vérification de la concordance du layout et de la netlist au niveau électrique.
                   (Continuités électriques par éxemple)

L.P.E       :  Layout Parasitic  Extractor
                  Logiciel d'extraction des valeurs des capacités parasites et de rétro-annotation
                  dans  la netlist .

L.S.B       : Least Significant Bit (bit de poids le plus faible, souvent le bit de droite d'un registre)

L.U.T      : Look up table  (Blocs  F, G et H dans un CLB chez XILINX)

Masque   :
Plaque photographique de verre représentant les motifs d'un niveau de fabrication d'un circuit (diffusions, interconnexions, contacts, etc ...)

  Début

MESFET  :  MEtal  Schottky FET

M.I.P.S     : Million d'Instructions Par Seconde

M.S.B       :  Most  Significant  Bit (le bit de poids le plus fort, souvent le bit le plus à gauche d'un
                     registre)

MPEG-II   :  Movie Picture Expert Group. Format du codage numérique de séquence vidéo animées
                      (Bonne compression)

MTBF      :  Meantime  before fealure
                     Temps moyen entre deux pannes d'un circuit.

NETLIST
                   Fichier consignant la liste des cellules d'un circuit et leur interconnexion.

N.L.I       :  Non Linéarité Intégrale
                  Décalage de la transition d'un palier par rapport à la transition théorique pour un
                  C.N.A  .  ( Erreur par rapport à la droite idéale de transfert ) .

N.L.D     : Non Linéarité Différentielle

NMOS   :  Logique utilisant des transistors à canal  N  (MOS E/D)

OLE   :  Object Linking Embedding

  Début

Pad     :  (Plot)  Electronique de la cellule d'entrée / sortie assurant l'interfaçage avec l'environnement externe  . Comprend les buffers et protections (résistances, diodes de clamping , etc .... ).

P.A.L     :  Programmable Array Logic

P.A.L     :  Programmable Array Logic

P.C      :  Personal computer
                     Proposé par  INTEL, le PCI s'est imposé comme un standard de transfert de données de
                     périphériques à unité centrale sur  32 ou 64 bits à  33 ou 66 MHz. Dans l'industrie, c'est par exemple un
                     sérieux concurrent au bus V.M.E.

PDIP        : Plastic Dual - In - Line  package

P.G.A       :  Pin  Grid Array

PIN   :  Personal Identification Number (Code donnant accès à un portable. Contrecarre les utilisations frauduleuses)

Plan de masse : (Floorplan)

P.L.C.C     :  Plastic  Leadless  Chip  Carrier (pour montage en surface -CMS)

Portage    :  Opération consistant à passer d'une technologie à une autre. Concerne souvent l'évolution technologique d'une bibliothèque.

P.L.D       : Programmable Logic Device

P.P.P       : Points par pouce (Unité servant à caractériser la finesse du grain d'impression d'une imprimante)

P.S.N        : Processor Serial Number
                  Numéro d'identification tatoué sur les processeurs Pentium III. Numéro parfaitement lisible à partir de tout
                 site WEB.

Puce       : (DIE)

Qualification : Ensemble de tests et de caractérisations d'un circuit pour vérification du respect des spécifications avant production.

  Début

R.A.M     :  Random  Access  Memory

R.I.A.A     :  Recording Industry Association of America (Courbe correctrice RIAA dans les amplis)

RLAN       :Radio Local Area Network (Réseau local ss fil) La norme 802.11g (54 Mbits et 2.4 GHz) tend à remplacer la norme 802.11b (11 Mbits et 2.4 GHz)

Reuse    L'art de réutiliser les blocs concus pour un précédent design dans un autre design. Le reuse a pour vocation d'augmenter de façon significative la productivité d'un concepteur ou de son bureau d'études. On a souvent affaire à des blocs paramétrés qui autorisent l'ajustement au cas particulier en cours d'étude.

Resine     : Barrière sensible à la lumière ou à un bombardement d'électrons permettant le dessin de motifs sur une tranche de silicium (photo resist).

Routage  :
Disposition des fils d'interconnexion entre transistors, cellules et blocs d'un CI. L'étape de routage est généralement assurée par un logiciel qui tendra à optimiser le tracé de ces fils eu égard aux critéres de vitesse et superficie . Etape généralement précédé d'un placement.

S.A.D.T:       Structured Analysis and Design  Technic.

Saisie graphique  :  (schematic capture) ou saisie de schéma.

Scan-Path :
Chemin de test  (En fait: Association en série de la totalité ou d'une partie des bascules d'un design pour en faire un long registre à décalage devant améliorer notablement la testabilitédu circuit .

SET    : Secure Electronic Transaction.
Protocole développé par VISA et MASTERCARD. Nécessite le téléchargement d'un logiciel sur votre ordinateur. Le commercant et l'acheteur sont identifiés et chacun recoit un certificat d'authentification par sa banque. On prévoit une carte à puce qui sera couplée au protocole SET.

Settling  time   :  Temps d'établissement

Setup

Shrink    : Opération de réduction des géométries des éléments d'un layout dans une étape de changement de technologie. Passer par exemple d'une technologie 1,2 micron à 0,8 micron. Il y a alors diminution des tailles des transistors et autres. (opération inverse  : DESHRINK)

SIM   :  Subscriber Identity Module (Carte à puce intégrée au portable contenant les informations relatives à l'abonnement)

SMS   :  (Short Message Service)

S.N.R      :  Signal to Noise Ratio      (rapport signal sur bruit)

SIMD      :   Single Instruction  Multiple  Data

SMTP    :  Simple Mail Transfert Protocol

S.O.G      Sea of Gates Mer de portes

S.O.I       :  Silicon  On  Insulator Silicium sur isolant

S.O.S      :  Silicon  On  Saphir   (Mais aussi: System On Silicon).

SRAM    :  Static  Random  Access Memory

SSCCI    :  Société de  Service en Conception de  Circuits  Intégrés.

SSL    : Secure Socket Layers.
Votre numéron de CB est crypté pendant qu'il transite sur le réseau. Le code n'est cependant pas inviolable. L'authentification du marchand ou de l'acheteur n'est pas possible.

  Début

Taux de couverture de fautes :
Chiffre qui rend compte de l'aptitude d'un pattern de test à détecter un maximum de défauts physiques d'un circuit sous test . C'est un mesure prédictive obtenue lors de l'étape de simulation de fautes . Un taux de couverture raisonnable doit excéder  85% .

TAP        : Test  Access  Port    (boundary-scan)

TCK        : Test Clock   (JTAG).  Broche d'horloge de synchronisation d'un boundary-scan.

TDI          : Test  Data  Input     (JTAG). Broche d'entrée des données série d'un boundary-scan.

TDO        : Test  Data  Output   (JTAG). Broche de sortie des données série d'un boundary-scan.

TER        :Train Express Régional (En perte de vitesse par les temps qui courent)

TMS       :  Test Mode Select. Entrée accédant au TAP d'un boundary-scan. Niveau logique conditionnant à chaque coup d'horloge en TCK  le cheminement à travers le graphe d'états du TAP.

Testabilité  :
Caractérise la plus ou moins grande facilité de tester un circuit ou un bloc. Recouvre les caractéristiques de controlabilité et d'observabilité du bloc. Elément déterminant de la qualité d'une conception sous l'entière responsabilité du concepteur.

Testeur   :  Machine destinée à tester le circuit en fin de chaine de production.
                  La technologie d'un testeur est des plus sophistiquée eu égard aux performances en vitesse exigées.

TILE        :  Cellule de base  (tuile)

TNT    Il y a 50 ans c'était "Trinitrotoluène". Particulièrement dangereux à manipuler et à ne pas mettre entre les mains de n'importe qui (Surtout par les temps qui courent!!!). La moindre petite goutte en chute libre faisant un grand boummm!!!. De nos jours ce serait plutot "Télévision Numérique Terrestre".

Toggle Rate : Fréquence max, pour une technologie donnée, à laquelle peut commuter une bascule D refermée sur elle-méme par un inverseur.

T.T.L       :  Transistor  Transistor  Logic

  Début

UMTS    : Universal  Module  Telecommunication System

URL        : Uniform Resource  Locator

UMTS:    Universal Mobil Telecommunication Systems
 
Vecteurs de test  (test pattern) :
Suite des valeurs logiques à appliquer à un circuit ou un bloc pour détecter une ou plusieurs fautes . C'est généralement le pattern délivré sur les entrées du bloc sur un coup d'horloge.

Via         : Contact, dans un circuit intégré, entre deux pistes situées sur des niveaux différents de couches métalliques.

V.M.E     :  Versa  Module Europe (ou  BUS  VME)
                    Standard de communications dans le domaine des cartes industrielles. En concurrence avec le standard PCI.

V.H.D.L  Very high speed Hardware Description Language.

VITAL   :  VHDL  Initiative Towards Asic Library.
                   Bibliothèque de modélisation de l'ensemble des primitives utilisées dans un ASIC. Facilite toute modélisation de netlist. Est devenu un standard pour tout fondeur et fabricant de FPGA.

Wafer  :  Tranche circulaire de silicium ultra pur sur laquelle seront gravés les circuits à fabriquer.

WAP    : Wireless  Application  Protocol

WMP   :  Windows  Media  Player  (PC)

WI FI    : WIreless  FIdelity  Protocoles de communication sans fils entre PC et périphériques

SMTP    Simple Mail Transfer Protocol (Protocol pour messagerie électronique) 

PO3    Post Office Protocol version 3 (Protocol gérant les réceptions de mails) 

PKE    Public Key Encryption (Code envoyé par l'expéditeur pour décrypter un fichier) 

DES    Data Encryption Standard Algorithme de codage le plus connu. (IBM, NSA) 

RSA    Algorithme de cryptage du nom de ses auteurs(Rivest, Shamir et Adleman). Met en oeuvre des clés asymétriques.  

PGP    Pretty Good Privacy ("Assez bonne confidentialité") Cryptage asymétrique mis au point par Phil Zimmermann 

S-MIME    Secure Multipurpose Internet Mail Extension 

  Début

"Application Specific Integrated Circuit"  Michael John  Sebastian Smith
VLSI systems series  (Addison-Wesley  ISBN 0-201-50022-1)  (Tout à fait recommandable)

"Managing  VLSI  complexity"  Carlo SEQUIN  (Un expert apprécié - Berkeley)
    Proceeding of the  IEEE

"ASIC"    P.de HALLEUX - J.P FESTE - D. GIRAULT - RV HONCRAT   (Ed Radios)

"Conception et vérifications de circuits VLSI"   Y. SAVANIER  (Ed.  Ecole Polytechnique de Montreal)

"Circuits logiques programmables"
    C. TAVERNIER  (Ed. Dunod)

"VHDL du langage à la modélisation"   R. AIRAN - JM. BERGE - V. OLIVE - J. ROUILLARD
    Ed. Presse Polytechniques et universitaires romandes (La référence)

"Spécifications et conception des ASIC"   JP. CALVEZ  (Ed Masson)

"Conception des ASIC"   P. NAISH  - P. BISHOP  (Ed.  Masson)

"Circuits numériques   RJ. TOCCI  (Ed. Dunod)

"Electronique numérique" (logique séquentielle)   M. GINDRE et D. ROUX  (Ed. Mc Graw-Hill)

" logic minimization algorithms for  VLSI  synthesis"   R.K BRAYTON  -  Kluwer Academic publishers 1985

"ASYL: a rule based system for controller synthesis"   Gabrielle SAUCIER,  Michel CRASTES de PAULET, P. SICARD
    IEEE  transaction on C.A.D  - Nov 1988

"Optimized layout of MOS cells"   Gabrielle SAUCIER , G.THUAU
    IEEE  transactions on computers

"VLSI  design"